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first_img 분석: 1b DRAM 단위 면적 가치가 TSMC 2 나노를 초과함

반도체 분석 기관 Kernel Insight: 인공지능 수요가 DRAM 가격을 역사적 고수준으로 유지하고 있으며, 최신 공정 DRAM의 단위 면적 판매 가치는 TSMC N2, N3 웨이퍼 가격을 초과했습니다. 이 기관은 TSMC 300mm N3 웨이퍼 가격을 2만 달러, N2는 3만 달러로 추정하며, 명목 가격은 각각 약 1제곱밀리미터당 0.283달러와 0.424달러로, 엣지 손실, 절단 손실 및 수율과 결함은 포함되지 않았습니다.Gb당 1.50달러 및 세대 비트 밀도를 기준으로 계산할 때, 1y DRAM은 제곱밀리미터당 0.329달러, 1z는 0.410달러, 1b는 0.654달러로 N2보다 50% 이상 높습니다. 10나노급 공정은 1y, 1z, 1a, 1b 순서로 점진적으로 미세화됩니다. 위의 각 Gb 가격은 현물에 근접할 것으로 가정하며, DRAMeXchange 데이터에 따르면 9월 21일 16Gb DDR5 eTT 칩의 평균 거래가는 24.80달러로, 약 Gb당 1.55달러에 해당합니다.비교 기준에 차이가 있습니다. TSMC의 숫자는 고객이 지불하는 웨이퍼 파운드리 가격이며, DRAM 숫자는 완제품 판매의 총 판매 잠재력으로, 고급 패키징 비용은 포함되지 않았습니다; TSMC의 실제 공급가는 주문량 및 계약에 따라 변동합니다. DRAM 지표는 소액 현물 가격을 기준으로 하며, 삼성전자, SK 하이닉스, 마이크론의 수익 주체의 장기 계약 가격과는 다릅니다. 비공식 고정 거래 가격이 최근 강세를 보이고 있으며, 아직 현물 가격에 완전히 반영되지 않았다면, 메모리 제조업체의 웨이퍼 단위 가격의 선행 폭이 더 클 수 있습니다.

first_img 삼성전자 다음 세대 DRAM 로드맵을 조정하여 B1b를 D0a로 명명하다

ZDNet Korea에 따르면, 삼성전자는 차세대 DRAM 전략을 조정하여 이전에 프로젝트 형태로 개발된 B1b를 공식 로드맵에 포함시키고, 이를 첫 번째 10nm 이하 DRAM D0a로 명명했습니다. 이전에 D0a는 수직 트랜지스터 DRAM을 지칭했으나, 현재 이 제품은 D0a-V로 별도로 분류됩니다. 이번 이름 변경은 범용 DRAM에서 고급 패키지를 도입하는 속도를 높이기 위한 것입니다.B1b는 저장 셀과 주변 구동 회로를 각각 다른 웨이퍼에서 제조한 후 결합하며, 웨이퍼 대 웨이퍼 혼합 결합을 사용하여 구리 상호 연결을 통해 직접 연결합니다. 현재 상용화된 DRAM은 1c로, 6세대 10nm급, 선폭 약 11~12nm입니다; 차세대 1d는 7세대 10nm급, 선폭 약 10~11nm로, 사실상 마지막 10nm급 제품으로 간주됩니다. 관련 선폭은 마케팅 용어일 뿐 실제 물리적 크기는 아닙니다. 수직 트랜지스터는 셀 내 트랜지스터를 수직으로 배치하여 셀 면적을 6F²에서 4F²로 줄일 수 있지만, 높은 깊이 폭 비율 에칭과 누설 전류에 대응해야 하므로 개발 난이도가 높습니다. 웨이퍼 대 웨이퍼 혼합 결합은 CMOS 이미지 센서와 고적층 NAND에서 양산 적용되고 있습니다.삼성전자는 B1b를 8세대 고대역폭 메모리 HBM5에 사용할 가능성을 평가하고 있습니다. HBM5는 약 2029년에 양산될 것으로 예상되며, HBM4E보다 50% 이상의 속도 향상을 목표로 하고 있습니다. 업계에서는 B1b 기반의 D0a DRAM이 가장 빠르면 약 2년 후 상용화될 것으로 추정하고 있으며, 구체적인 양산 투자 일정은 내년 중반에 확정될 예정입니다.
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