Samsung Electronics скорректировала дорожную карту следующего поколения DRAM, назвав B1b D0a

Согласно отчету ZDNet Korea, Samsung Electronics корректирует стратегию следующего поколения DRAM, включая ранее разрабатываемый в рамках проекта B1b в официальную дорожную карту и называя его первым DRAM D0a с размером менее 10 нанометров. Ранее D0a относился к вертикальным транзисторным DRAM, теперь этот продукт отдельно классифицируется как D0a-V. Переименование направлено на ускорение внедрения передовой упаковки в универсальный DRAM.

B1b будет производить ячейки памяти и окружающие драйверные цепи на разных пластинах, а затем соединять их, используя смешанное соединение пластин, с прямым соединением через медные межсоединения. В настоящее время коммерчески доступный DRAM — это 1c, то есть 6-е поколение 10-нанометрового уровня с шириной линии около 11 до 12 нанометров; следующее поколение 1d — это 7-е поколение 10-нанометрового уровня с шириной линии около 10 до 11 нанометров, которое рассматривается как фактически последний продукт 10-нанометрового уровня, соответствующая ширина линии является маркетинговым термином, а не фактическим физическим размером. Вертикальные транзисторы могут располагать транзисторы внутри ячейки вертикально, уменьшая площадь ячейки с 6F² до 4F², но необходимо справляться с высокой соотношением глубины и ширины травления и утечкой тока, что делает разработку более сложной. Смешанное соединение пластин уже применяется в массовом производстве CMOS-датчиков изображения и высокостековых NAND.

Samsung Electronics оценивает возможность использования B1b для 8-го поколения высокоскоростной памяти HBM5. Ожидается, что HBM5 будет запущен в массовое производство примерно в 2029 году, с целью увеличения скорости работы более чем на 50% по сравнению с HBM4E. В отрасли предполагают, что DRAM D0a на основе B1b будет доступен для коммерческого использования не ранее чем через два года, конкретный график инвестиций в массовое производство может быть определен в середине следующего года.